IBM Researchは現地時間6月25日、NanoStack技術に基づく「CMOS 7A（0.7nm）」プロセスを採用したチップの試作に成功したと発表した。この発表に先立ち、オンラインの事前説明会で概要が紹介された。
2nm世代比で性能50％向上、消費電力70％削減
今回のチップは、2nm世代と比較して動作周波数が50％向上し、消費電力は70％削減される。また、SRAMの面積も40％削減されており、高密度化が実現された。これらの成果は、2025年と2026年のVLSI Technologyシンポジウムで発表された論文に基づいている。
独自のStaggered構造を採用
IBMは、PMOSとNMOSをずらして積み重ねる「Staggered」方式を採用。Intelなどの「Aligned」方式とは異なり、Top-FETとBottom-FETを個別に構築するため、異なる材料の使用や個別最適化が可能となる。NanoSheetの厚さは約5nm、シート間隔は約9nmと極めて微細である。
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5年以内の生産開始を目標
製造には高NA EUV露光装置が重要な役割を果たすとされ、放熱問題についてはBSPDNと将来のイノベーションで解決する方針。IBMはCMOS 7Aの5年以内の生産開始を目指している。Rapidusとの関係について、IBMは「現在はRapidusと2nmの量産化に注力しており、NanoStackの商用化は今後の研究進展に応じて検討する」と述べている。
