2026年3月、QualcommはAIデータセンター向けCPU「Dragonfly C1000 CPU」とAIアクセラレーター「Dragonfly AI250/AI300」を発表した。AI250は昨年10月に名称のみ発表されていたが、今回、第1世代のHBC（High Bandwidth Compute）を搭載することが明確にされた。
Dragonfly C1000の概要
Dragonfly C1000は250コア超のArm CPUで、同社が2021年に買収したNuviaが開発したOryonコアを採用している。Oryonは現在第3世代（Gen1: Snapdragon X Elite、Gen2: Snapdragon 8 Elite、Gen3: Snapdragon X2 Eliteに搭載）に到達しており、C1000には第3世代または第4世代が搭載されると見られる。
コア数は250以上でチップレット構成となっているが、構成数は不明。メモリサブシステムは省電力・低レイテンシで大きな帯域を持つとされ、SOCAMM2ベースと推定される。オプションでHBCを利用可能で、I/OはPCIe Gen 7とCXLをサポートし、2TB/秒以上の帯域を提供する。出荷は2028年の予定。
また、公式発表にはないが、Qualcommは2025年5月18日にNVIDIAがNVLink Fusionを発表した際にパートナーとして名を連ねており、Cristiano Amon CEOは「Qualcomm Technologies' advanced custom CPU technology with NVIDIA's full-stack AI platform brings powerful, efficient intelligence to data center infrastructure」と述べていることから、NVLink Fusionのサポートも期待される。
Dragonfly A250とA300
Dragonfly A250はA200の高性能版で、A200と同じラック構成で利用可能と見られる。昨年10月の発表では「The Qualcomm AI250 solution will debut with an innovative memory architecture based on near-memory computing, providing a generational leap in efficiency and performance for AI inference workloads by delivering greater than 10x higher effective memory bandwidth and much lower power consumption」と説明された。この10倍という数値は、文脈からA200との比較ではなく、競合製品（NVIDIAのGPU、BlackwellやHopperなど）との比較と見られる。
A250はカード当たり768GBのLPDDRを搭載し、ラック消費電力は140kW。A200との最大の違いはHBCと見られるが、製造プロセスも異なる可能性がある。
HBCはコンピュートダイの上にLPDDR5xを積層したNMC（Near-Memory Computing）であり、畳み込みなど演算頻度が高くメモリアクセス頻度も高いが演算自体は単純な処理を高速化する。Tensor Engineに近い使われ方になり、A250だけでなくC1000でもローカルで実用的な推論処理が可能になる。
Dragonfly A300は第2世代のHBCを搭載する以外は現状不明。Dragonflyブランドには、光トランシーバ用のO100（100G PAM4 Optical DSP）、CU200（200G PAM4 Optical/Electrical DSP）、CO400（400G 16QAM Coherent-lite optical DSP）、Active Electrical Cable（AEC）用のCU100（100G PAM4）もラインナップされている。
Alphawave Semi買収後のチップレット戦略
今年のHot Interconnects（HotI）2日目のPlatinum Sponsor Talkで、Qualcommは「Scaling AI with Chiplets ＆ CPO」と題した発表を行った。発表者のDavid Kulansky氏（Director of Product Management）は、昨年12月までAlphawave SemiのDirector Solutions Engineeringを務めており、買収に伴い現職に就いている。Alphawave SemiのリソースをQualcommのラインナップに反映させる立場だ。
同氏の冒頭スライドでは、Scale-up/outともにデータレートの向上と大規模化が著しく、ラック内配線も次世代で光化が見え始めていると確認された。次世代ではチップレットが3D化する前提に立ち、Cache＆Fabricが1つのダイになり、その上に別のダイが載る形が想定される。パッケージ全体が大きくなりすぎるため、巨大なインターポーザーではなくブリッジで接続するのが妥当とされる。
Qualcommが提案するのは、チップレット内にIPI（In-Package Inductor）を広範に利用する方法だ。これはAlphawave Semi由来の技術と見られる。正しく使えばSNR比の改善やジッタ低減に効果的だが、広範囲に及ぶ正確な電磁界シミュレーションが必要になる。結論としては「Preference for SerDes pre-validated in a particular process」とあり、特定プロセス向けに検証済みのIPI統合SerDesを使うのが賢明とされる。これはElectrical/Opticalの両方に当てはまる。
CPOの採用と今後の見通し
光トランシーバに関しては、これまでPluggable Transceiver Moduleが使われてきたが、第1段階として中身の一部をシリコンフォトニクスで代替したものが量産段階にある。しかし、ASICとトランシーバ間の高速銅配線の問題や、DSPとLaser Sourceの消費電力の大きさといった根本的な問題は解決されないため、CPOへの移行が模索されている。
CPOには複数のオプションがあり、光エンジンの配置場所によってリタイマの必要性が変わる。効率だけを考えればパッケージ内に光エンジンを搭載するのが最善だが、効率だけで判断できない要素もある。より高い帯域や効率を求める場合、パッケージ内搭載の構図に向かわざるを得ないが、その場合の帯域引き上げが課題となる。
Beachfrontの長さは有限であり、LogicとOptical I/Oの間の帯域が最終的にCPOの帯域になる。Opticalも200Gbps/λ（112GT/sec PAM4）あたりが限界点で、業界的にはDWDMの活用やCoherent/Coherent-Liteへの転換が模索されている。
CPOの設計は非常に難しく、パラメータが膨大で最適化に時間がかかる。解決案の1つとして、T-Coilを利用した最適化技法が示された。これはトロント大ISLのZonghao Li博士（現在Synopsys所属）らの論文に出てきたESD回路向けの手法で、22nm FD-SOIプロセスで試作された。2023年には論文として示されており、DSPを使わなくてもインピーダンスマッチングは可能だが、DSPを利用することで性能を改善できるとしている。
CPOには性能向上や消費電力削減の利点がある一方、ASICの設計が難しくなりメンテナンスが困難になる欠点がある。また、複数の通信方式を切り替えることが原理的に不可能（ASICそのものの交換が必要）という問題もある。
今回の発表はDragonflyのロゴがすべてのスライドにあることから、単なる技術発表ではなく、自社製品への採用および他社へのConnectivity IP提供のための特徴アピールと見られる。現状、DragonflyのラインナップでScale-up Networkをどう構築するかは明確になっていないが、45dB lossまでの範囲は銅配線で行けるとされ、その先にOpticalへの移行準備ができている。2028年度と目されるC1000やA300には、Alphawave Semi由来のCPOパッケージ技術が搭載される公算が高く、Alphawave SemiはIPを他社に販売するビジネスを継続する方針が垣間見えた。
