連載第2回までは、AI技術の飛躍的な進化とそれに伴うAIモデルのパラメータ調整について解説した。AIの学習と推論の両プロセスにおいて、性能を根幹から支えているのが「メモリ」、特にDRAM（Dynamic Random Access Memory）である。AIが扱うデータ量が爆発的に増加する現代において、メモリの容量、速度（帯域幅）、そして電力効率は、システム全体の性能を左右する決定的な要因となっている。この「メモリの壁」と呼ばれる課題を克服するため、DRAM技術は絶え間ない進化を続けているが、その進化の方向性を理解するには、まずDRAMが「どのようにして情報を記憶し、読み書きしているのか」という基本原理から理解することが不可欠である。本稿は、このDRAM技術の核心に迫り、AI時代を支えるこの驚異的なテクノロジーが、いかにシンプルかつ精緻な仕組みの上に成り立っているのか、その心臓部である「メモリセル」から、全体を制御する周辺回路、そして実際の動作シーケンスに至るまでを丁寧に解剖していく。この基本構造と動作原理の理解は、次章で詳述するDRAMの「進化」、そして未来の「革新」を深く理解するための土台となるだろう。
メモリセルの神秘：1トランジスタ・1キャパシタという最小構成
現代のコンピュータシステム、特にAI処理において不可欠な高速ワーキングメモリとして機能するDRAM。その根幹を成す最も基本的な記憶単位が、驚くほどシンプルな構成要素から成り立つ「メモリセル」である。それは、たった一つの「セルトランジスタ」と一つの「キャパシタ（コンデンサ）」のペア、これだけである。この「1T1C（1 Transistor, 1 Capacitor）」と呼ばれる構造こそが、DRAMが持つ高集積度とコスト効率の源泉となっている。
セルトランジスタ（アクセストランジスタ）：データの改札 役割：このトランジスタは、主にMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）であり、データの「改札」あるいは「門番・スイッチ」としての役割を果たす。このスイッチのオン・オフを切り替えることで、キャパシタへのデータの書き込みや読み出しを制御する。構造と動作：トランジスタにはゲート（Gate）、ソース（Source）、ドレイン（Drain）という3つの端子がある。ゲート電極に特定の電圧が印加されると、ソースとドレイン間が導通状態（オン状態）になり、スイッチがオンになる。逆に電圧が印加されなければ非導通状態（オフ状態）となり、スイッチはオフのままである。
キャパシタ：情報を電荷として蓄える記憶素子 役割：キャパシタは、ごく微量の電荷を蓄える能力を持つ電子部品である。DRAMでは、このキャパシタに電荷が蓄えられている状態をデジタルデータの「1」、電荷がほとんどない状態を「0」として情報を記憶する。この電荷を蓄える能力（静電容量）が、データの保持時間や読み出しの信頼性に直接影響する。構造：一般的には、二つの導電性の電極板が絶縁膜（誘電体）を挟み込む構造をしている。絶縁膜の材質（誘電率）や電極の面積、電極間の距離によって蓄えられる電荷の量が決まる。DRAMの設計においては、チップ面積を抑えるためにこのキャパシタをいかに小さく、かつデータを安定して保持できる十分な電荷量を確保するかが、技術的な挑戦となる。
揮発性の宿命とリフレッシュ動作：なぜ「ダイナミック」なのか
DRAMが「ダイナミック（動的）」と呼ばれる所以は、このキャパシタの特性に起因する。キャパシタに蓄えられた電荷は、完全な絶縁状態を保つことが難しく、セルトランジスタの微小なリーク電流や絶縁膜を通じて、時間と共に自然に漏れ出してしまう。このため、何もしなければ記憶された情報は失われてしまう。これが、電源を切るとデータが消える「揮発性メモリ」たる所以である。
この情報消失を防ぐために、DRAMは「リフレッシュ（Refresh）」と呼ばれる定期的な再書き込み動作を必要とする。これは、数十ミリ秒（ms）といった非常に短い周期で、メモリセルからデータを一度読み出し、その情報（電荷の有無）を後述するセンスアンプで増幅した後、再び同じセルに書き戻すという動作である。このリフレッシュ動作はDRAMの消費電力の一因ともなるが、データを動的に維持するためには不可欠な機能なのである。
データの住所録：ワード線とビット線のマトリクス構造
チップ上に存在する数十億個にも及ぶメモリセルの中から、目的のデータが保存されている特定のセルに、どのようにして正確かつ高速にアクセスするのでしょうか。そのためにDRAM内部では、メモリセルが碁盤の目のように行列（マトリクス）状に整然と配置され、それらを制御するための配線網が張り巡らされている。
ワード線（Word Line）：行を選択する指令線 構造と役割：ワード線は、メモリセルアレイの行（ロウ）方向に配線されており、その行に属する全てのメモリセルのセルトランジスタのゲート電極に接続されている。CPUから送られてくるメモリアドレスのうち、行アドレスに対応する特定のワード線が選択（活性化：電圧を印加）されることで、その行のセルトランジスタが一斉にオン状態になる。
ビット線（Bit Line）：列のデータを読み書きする経路 構造と役割：ビット線は、メモリセルアレイの列（カラム）方向に配線されており、その列に属する各メモリセルのトランジスタのソースまたはドレイン電極に接続されている。データの読み書きは、このビット線を介して行われる。
司令塔と実行部隊：DRAMを支える周辺回路
メモリセルアレイの他にも、DRAMチップ内部には様々なロジックトランジスタで構成された周辺回路が搭載されており、これらの複雑な動作を正確に制御している。
センスアンプ（Sense Amplifier） ビット線に現れる微小な電荷（電圧変化）は、そのままではデジタル信号の「0」か「1」かを判別するには小さすぎる。センスアンプは、この非常に微弱な信号を高速かつ正確に検出し、明確なデジタル信号に増幅する役割を担う。これはDRAMの読み出し速度と信頼性を左右する重要な回路である。
アドレスデコーダ CPUから送られてくるアドレス信号を解読して、アクセスすべき特定のワード線やビット線を選択する。
コマンドデコーダ / タイミングコントローラ CPUからのコマンド（リード、ライト、リフレッシュなど）を解釈し、適切なタイミングで内部回路を制御する信号を生成する。
リフレッシュコントローラ 定期的なリフレッシュ動作を自動的に実行する。リフレッシュ中はデータへのアクセスが一時的にできなくなる。このリフレッシュ動作はDRAMが正常に動作するために必須な動作である。
動作の実際：読み出しと書き込みのシーケンス
これらの構成要素が連携し、どのようにデータの読み書きが行われるのかを見ていこう。
読み出し動作 CPUからメモリアドレス（行アドレスと列アドレス）が指定される。アドレスデコーダが行アドレスを解読し、対応するワード線を活性化する。選択された行の全トランジスタがオンになり、各セルのキャパシタの電荷が対応するビット線に流れ出す。各ビット線に接続されたセンスアンプが、微小な電圧差を検出し、増幅する。この読み出し動作はキャパシタの電荷を消費するため「破壊読み出し」と呼ばれ、センスアンプで増幅されたデータは、リフレッシュと同様に元のセルに再書き込み（リストア）される。アドレスデコーダが列アドレスに基づき、増幅されたデータの中から指定された列のデータを選択し、データバスに出力する。
書き込み動作 CPUからメモリアドレスと書き込むデータが指定される。アドレスデコーダが対応するワード線を活性化する。選択された行のトランジスタがオンになる。書き込みたいデータ（0または1）に応じて、アドレスデコーダが指定されたビット線に特定の電圧（「1」なら高電圧、「0」なら低電圧）を印加する。これにより、対象セルのキャパシタが充電または放電され、データが書き込まれる。
これらの基本構造と動作原理を理解することで、DRAMがなぜ高速アクセスを可能にし、またリフレッシュという特有の動作を必要とするのかが見えてくる。この精密なメカニズムこそが、次回で解説する技術進化の土台となっているのである。
白竹茂（しらたけしげる） マイクロンテクノロジー DRAM開発部門 シニアバイスプレジデント。DRAMプロセスインテグレーション部門のセクションディレクターとして2013年にマイクロンに入社。2013年のマイクロンによるエルピーダメモリ買収以前の2005年～2013年までは、エルピーダの幹部として、複数のDRAMプログラムをリード。ルネサス テクノロジや三菱電機でもリーダーシップを発揮するなど、メモリ技術分野で30年の経験を有する。半導体技術に関する数多くの論文や特許を保有。山口大学で電子工学の理学士号と修士号を取得。
