連載第3回では、DRAMが1T1C構造というシンプルな原理に基づきながら、いかに精緻なシステムとして機能しているかを解き明かした。しかし、AIの進化はより多くのデータを、より速く、より低い消費電力で処理する能力をメモリに要求し続けている。このAIからの飽くなき要求に応えるため、DRAM技術は「微細化」「積層化」「低消費電力化」という3つの大きな方向性で、物理的な限界への挑戦とも言える劇的な進化を遂げてきた。今回は、DRAMの進化を牽引してきたこれら3つの柱を深く掘り下げる。
ミクロの世界への挑戦：微細化による高集積化
DRAMの記憶容量を増やしコストを低減する基本的な戦略は、個々のメモリセルをより小さくし、同じシリコンチップ面積により多くのセルを詰め込む「微細化」である。この歴史はセルレイアウトの革新と製造プロセスの限界への挑戦の歴史でもある。
セルサイズはしばしば「F2」という単位で議論される。「F」は「Feature Size」の頭文字で最小加工寸法を指す。例えばセル面積が「6F2」と表現される場合、1つのメモリセルが基本面積の6倍の面積を占めることを意味し、この数値が小さいほど集積度が高い。
セルレイアウトは8F2から6F2、そして理論的限界の4F2へと進化してきた。8F2はフォールデッドビットライン方式でノイズを低減し、安定動作を確保。6F2はオープンビット線を採用し面積を約25%縮小。4F2は理論上1T1C構造で達成可能な最小面積だが、現時点では広く量産されていない。
平面的な微細化だけではキャパシタの静電容量確保が難しくなるため、キャパシタは二次元から三次元へ進化した。トレンチキャパシタは基板に深い溝を掘り側壁に形成。スタックキャパシタはセルトランジスタ上層に円筒状のキャパシタを積み重ねる方式で、近年のDRAMで主流である。Micronなどのメーカーは高アスペクト比のスタックキャパシタやHigh-k材料を導入し、微細化が進んでも十分な容量を維持している。
次元を超える進化：積層技術とHBMによる帯域幅革命
平面的な微細化には物理的な限界が見え始め、特にAI処理で求められる膨大なメモリ帯域幅に応えるため、複数のDRAMダイを垂直に積み重ねる積層技術が登場した。
従来のDRAMではマザーボード上のモジュールに実装されたチップが長い配線で接続されるため、データバス幅と転送速度に制約があった。積層技術はダイ同士を短い距離で多数の微細電極で接続し帯域幅を飛躍的に向上させる。
HBM（High Bandwidth Memory）はAIアクセラレータ向けに急速に普及している。複数のDRAMダイを積み重ね、インターポーザ上に搭載。TSV（シリコン貫通ビア）が積層技術の核心で、各ダイ間を微細な導電性の柱で接続し、低遅延・低消費電力・超広帯域を実現する。
HBMはHBM、HBM2、HBM3、HBM3Eへと進化。MicronのHBM3Eは1スタックあたり1.2TB/s超の帯域幅を実現し、次世代AIアクセラレータをサポートする。将来のHBM4に向けた開発も進められている。
省エネと高性能の両立：低消費電力技術の進化とLPDDR系
AIの応用範囲がデータセンターからエッジデバイス、スマートフォンへ広がるにつれ、バッテリー駆動の機器では高性能と低消費電力の両立が重要になる。
LPDDR（Low Power DDR）は低消費電力を最大の特徴とするDRAM規格。Micronはこの市場でも革新的な製品を提供している。省電力化手法としては、標準DDR比で電源電圧を大幅に低く抑える低動作電圧、パワーゲーティングやクロックゲーティングといった高度な省電力モード、温度に応じてリフレッシュ間隔を調整するTCSR、データが格納された領域のみをリフレッシュするPASRなどがある。
Micronは1γプロセスノードのような最先端製造技術をLPDDR5Xに適用し、9.6Gbps超のデータ転送レートと優れた電力効率を両立。AI機能がリッチなスマートフォンや高性能エッジAIプラットフォームで、バッテリー寿命を延ばしつつ複雑なAIモデルのリアルタイム処理を可能にしている。
微細化、積層化、低消費電力化――これら3つの進化のベクトルは互いに影響を与えながら、AI時代の要求に応えるべくDRAMを高みへと引き上げてきた。しかし、根本的な課題「メモリの壁」とそれを乗り越える未来の技術が次章のテーマとなる。
